//`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2021/07/20 10:54:13
// Design Name: 
// Module Name: digital_Light
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module digital_Light(
    input clk_i,
    input rst_n,
    input DMWr,
    input [31:0] adr,
    input [31:0] wdin,
    output reg [31:0] digital_data=32'b0
    );
    
    always @(negedge clk_i or negedge rst_n)
        begin
            if(!rst_n)     digital_data<=32'b0;
            else if(DMWr==1'b1 & adr==32'hfffff050) digital_data<=wdin; 
        end
    
endmodule
